VHDL

Definition / 释义

VHDL（硬件描述语言）：一种用于描述、仿真与综合数字电路的编程语言，常用于 FPGA/ASIC 设计。也可用于编写测试平台（testbench）来验证电路行为。

Pronunciation / 发音

/ˌviː eɪtʃ diː ˈɛl/

Examples / 例句

I wrote a VHDL module to blink an LED on the FPGA.
我用 VHDL 写了一个模块，让 FPGA 上的 LED 闪烁。

Using VHDL, the team modeled the datapath and verified timing behavior with a comprehensive testbench before synthesis.
团队使用 VHDL 对数据通路建模，并在综合前用完整的测试平台验证了时序行为。

Etymology / 词源

VHDL 是缩写，源自 VHSIC Hardware Description Language，其中 VHSIC 指 Very High Speed Integrated Circuit（超高速集成电路）。它最初与美国国防相关的 VHSIC 计划有关，后来成为广泛使用的硬件描述语言，并由 IEEE 标准化。

Related Words / 相关词

• Verilog
• Systemverilog
• Fpga
• Asic
• Synthesis
• Testbench
• Simulation
• Rtl

Notable Works / 常见出处（标准与典籍）

• IEEE Standard VHDL Language Reference Manual (IEEE Std 1076)
• The Designer’s Guide to VHDL（Peter J. Ashenden）
• VHDL Coding and Logic Synthesis（相关教材/工程书籍中常见）